Director
D. Paulino Ruiz de Clavijo Vázquez
(Tecnología Electrónica)
Unidad Promotora
Cátedra USECHIP
Impartición
Del 06/04/2026 al 13/06/2026
Modalidad
Presencial
Idioma de impartición
Español
12,00 €
(tasas incluidas)
6,00 ECTS
Prácticas
No
Preinscripción
Del 25/02/2026 al 15/03/2026
Matrícula
Del 01/03/2026 al 15/03/2026
Proyecto formativo
Este Microcredencial pertenece al proyecto formativo del Experto en Tokenización de Proyectos Empresariales y Finanzas Descentralizadas (I Edición).
Puede cursarse de manera independiente.
Objetivos
Se presentará una manera de diseñar y verificar core HDL (Hardware
Description Language) utilizando herramientas de Software Libre como son cocotb que nos permitirá utilizar python para verificar nuestro core y usaremos fusesoc como gestor de cores para reutilizar nuestro código de una forma más sencilla.
Competencias
Los estudiantes aprenderán:
a) Lenguajes de SystemVerilog y Python.
b) Verificar cores HDL con cocotb.
c) Diseñar y reutilizar cores utilizando fusesoc.
d) Realizar la verificación HDL en un contenedor docker.
e) Diseñar un core complejo y usarlo sobre una FPGA.
Procedimiento de evaluación
Asistencia, Trabajos
Requisitos
Requisitos específicos de admisión a los estudios
- Personal de las empresas adscritas a la Cátedra USECHIP.
- Estudiantes y egresados de titulaciones adscritas a los centros ETSII, EPS, Facultad de Física, ETSI.
Criterios de selección de alumnos
- Acceso prioritario al personal de las empresas adscritas a la Cátedra USECHIP y a los alumnos inscritos en el plan de mentoría.
- Las plazas vacantes se otorgarán según criterio de la comisión académica e idoneidad de los candidatos.
Módulos / Asignaturas
Modalidad de impartición: Presencial
Fechas de inicio-fin: 06/04/2026 - 21/05/2026
Horario: Lunes Tarde, Jueves Tarde
Contenido
a) (1 hora) Introducción al Curso.
b) (7 horas) Introducción de Python: Creación de entornos virtuales, instalación de paquetes mediante pip, diseño de scripts.
c) (10 horas) Introducción a SystemVerilog: Realización de Cores Combinacionales y Secuenciales en Vivado e implementados sobre la FPGA Basys3.
d) (8 horas) Introducción a CocoTB: Instalación de la herramienta y verificación de los Cores desarrollados anteriormente.
e) (2 horas) Introducción a FuseSoC: Instalación de la Herramienta y creación de proyectos
f) (2 horas) Introducción a Docker y Git.
Modalidad de impartición: Presencial
Fechas de inicio-fin: 25/05/2026 - 13/06/2026
Horario: Lunes Tarde, Miércoles Tarde, Viernes Tarde
Contenido
a) (6 horas) Uso de Docker y Git para el diseño con FuseSoC y CocoTB.
b) (24 horas) Diseño de Algoritmos sobre FPGA utilizando SystemVerilog, CocoTB y FuseSoC.
Profesorado
Personal Académico
- D. Germán Cano Quiveu . Universidad de Sevilla - Tecnología Electrónica
- D. Juan Antonio Castro García . Universidad de Sevilla - Tecnología Electrónica
- D. Paulino Ruiz de Clavijo Vázquez . Universidad de Sevilla - Tecnología Electrónica
Profesorado
- Dª. Andreea Madalina Oprescu Popescu . Universidad de Sevilla - Tecnología Electrónica
- Dª. Clara Lebrato Vázquez . Universidad de Sevilla - Tecnología Electrónica
- D. Germán Cano Quiveu . Universidad de Sevilla - Tecnología Electrónica
- D. Gustavo Liñan Cembrano - Instituto de Microelectrónica de Sevilla
- D. Jesús David Barrionuevo Vallecillo - Estudiante de doctorado
- D. Juan Antonio Castro García . Universidad de Sevilla - Tecnología Electrónica
- Dª. Noelia Navarro Moreno . Universidad de Sevilla - Tecnología Electrónica
- D. Paulino Ruiz de Clavijo Vázquez . Universidad de Sevilla - Tecnología Electrónica